Структурная схема микропроцессора i386 приведена на рисунке 1.4.
Рисунок 1.4. Структурная схема микропроцессора i386.
*) Термин ДЕСКРИПТОР в блоке MMU означает ключевое слово, описатель адреса страницы или сегмента и содержит физический адрес - эквивалент логического (математического) адреса в команде.
Описание функций блоков микропроцессора.
1. BIU (Bus Interface Unit) - устройство сопряжения с шиной. Системная шина осуществляет обмен информацией между CPU и подсистемами ВС.
2. PU (Prefetch Unit) - устройство предварительной выборки команд, представлено узлом управления конвейером команд и 16-битовым стеком команд дисциплины FIFO (First Input - First Output: первым пришел - первым вышел).
3. IDU (Instruction Decode Unit) - устройство декодирования команд, состоит из:
- декодера команд, осуществляющего дешифрацию полей команд первой ступени (определение типа и формата команды) и
- стековой памяти из 31-го 100-битовых полей, дисциплины FIFO, определяющих собственно набор микроопераций выполняемых команд. Стеки PU и IDU программно недоступны.
4. EU (Execution Unit) - устройство обработки данных, предназначено для хранения и обработки данных, выполнения команд и формирования кодов состояний CPU. EU включает в себя группу (файл)
32-битовых регистров:
1) EAX - аккумулятор;
2) EBX - адресный регистр базы данных;
3) ECX - счетчик операций цикла;
4) EDX - 64-Кбайтный адрес порта ПУ, либо адрес хранения старшей половины операнда в командах умножения и деления;
5) AX, BX, CX, DX - регистры хранения адресов 16-битовых операндов;
6) AL, AH, BL, BH, CL, CH, DL, DH - регистры хранения адресов 8-битовых операндов;
7) ESP и EBP - группа 32-битовых регистров указателей стеков для работы со стековыми сегментами;
8) ESI и EDI - регистры индексов, для хранения смещения адреса относительно базы при чтении или записи в память;
9) SP, BP, SI, DI - регистры для хранения 16-битовой информации,
10) EFLAGS - 32-битовый регистр флагов, включающий в себя:
- 6 статусных флагов (устанавливаются по результатам выполнения соответствующих операций);
- 2 управляющих флага, разрешающих включение режима VM86 и игнорирования (блокировки) ошибок при отладке программы по шагам;
- 2 системных флага, используемых в режиме РМ,
11) EIP (Instrucktion Pointer) - 32-битовый регистр счетчика команд (IP - 16-битовая секция счетчика команд). Счетчик команд программно недоступен.
12) CR0 - СR3 - три 32-разрядных регистра управления, которые, совместно с системными регистрами, сохраняют информацию о состоянии CPU во время выполнении задачи. СR1 не используется.
Механизм отладки программ в микропроцессоре i386 позволяет:
1) введение в программу точек разрыва;
2) пошаговый (покомандный) режим выполнения программы;
3) программирование четырех адресных контрольных точек останова (DR0 - DR3). В реализации режима останова участвуют также регистры состояний DR6 (статусный) и DR7 (управляющий) из регистра EFLAGS. Оба регистра - TR6 и TR7 используются также для самодиагностики CPU. Режим самодиагностики запускается по заднему фронту сигнала RESET при условии, что сигнал /BUSY = L (Low - нижний уровень).
5. SU (Segmentation Unit) - блок сегментации, осуществляет первую ступень преобразования адресов, и состоит из 16-битовых регистров для хранения базовых текущих адресов, или сегментов в RM, либо селекторов в РМ и содержит:
1) CS (Code Segment) - селектор или сегмент кода;
2) SS (Stack Segment) - начало стекового сегмента;
3) DS, ES, FS, GS (Data Segments) - регистры сегментов данных.
Для организации режима виртуальной памяти в CPU i386 имеется механизм, включающий системные регистры:
1) GDTR (Global Descriptor Table Register) - регистр глобальной дескрипторной таблицы,
2) LDTR (Local Descriptor Table Register) - регистр локальной дескрипторной таблицы,
3) IDTR (Interrupt Descriptor Table Register) - регистр таблицы дескрипторов прерываний,
4) TR (Task Register) - регистр селектора сегмента состояния задачи (TSS).
6. PAG (Paging Unit) - блок страничной организации памяти. Это вторая ступень (первая - SU) для доступа к страничным ячейкам при виртуальном преобразовании адреса. SU и PAG входят как независимые узлы в MMU (Мemory Managment Unit).
1) полярность активности логического сигнала может быть прямой (положительной) или инверсной (отрицательной).
ПРЯМЫЕ активные сигналы в таблицах и на схемах обычно не имеют особых отметок или, в исключительных случаях, имеют индекс high перед именем сигнала.
ИНВЕРСНЫЕ активные сигналы имеют равносильные обозначения:
- минус перед именем сигнала,
- знак "/" (слэж) перед именем сигнала (например, /ERROR),
- надчеркивание,
- знак # после имени (например, BUSY#), или
- индекс L (Low) после имени;
2) для принятой системы счисления за цифровым обозначением следует буквенный указатель:
- h (hex) - шестнадцатеричная,
- d (decimal) - десятичная, или
- b (binare) - двоичная система счисления;
3) размещение байтов в регистрах различно: обычно информация о составе байтов, заключенных в ячейки памяти, разделяется двоеточием, а при акцентировании конкретного бита, входящего в состав регистров или шин, принято обозначение бита (разряда) - его номером в квадратных скобках (например, EFLAGS[17]).
Назначение линий и сигналы интерфейса CPU.
D[31/00] (Data) - двунаправленная шина данных с тремя состояниями. Сигналы шины синхронные.
BS16# (Bus Size 16) - вход, связывающий CPU с 16-битовой шиной (режим i286). Если операнд - двойное слово, то BIU переключается на трансляцию в линию D[15/00] двух слов за два цикла обмена. Сигнал синхронный.
ВЕ0# - ВЕ3# - выходные стробы данных, линии с тремя состояниями. Сигналы показывают, какие байты 32-разрядной шины используются в текущей передаче. Вырабатываются при внутренней дешифрации двух младших разрядов адреса А[01/00] (см. Таблицу 1,2. Коды передачи байтов по системной шине).
А31-А0 - выходные адресные линии с Z-состоянием, обеспечивающие физическую адресацию памяти или УВВ.
W/R# (Write/Read)выходные линии с Z-состоянием, определяющие
D/C# (Data/Control)тип цикла шины. Сигналы действительны только
M/IO# (Memory/Input-Output) при активном уровне /ADS=L.
ADS# (Address Strobe) - выход строба адреса. Линия с Z-состоянием, по которой поступает сигнал к ВУ, о том, что начался цикл шины, определяемый сигналами управления W/R#, M/IO#, D/C#, /BE0- /BE3 и адресными линиями A[31/02] и адрес на них достоверен.
RESET (сброс) - асинхронный вход, останавливающий выполнение любой операции в CPU и переводящий его в состояние сброса. Сигнал определяется CPU по уровню и имеет наивысший приоритет. Это состояние реализуется на 15 и более периодов CLK2, но за 78 и более периодов CLK2 до запуска самодиагностики. На время действия RESET сигналы на входах CPU игнорируются, а выходы переводятся в пассивное состояние: /ADS=H, D[31/00]=Z, A[31/02]=H, /BE0-/BE3=L, W/R#=H, M/IO#=L, /LOCK=H, HLDA=L.
READY (готов) - синхронный сигнал, указывающий, что текущий ЦИКЛ ШИНЫ завершен, байты, определяемые сигналами /ВЕ0-/ВЕ3, /BS16, приняты или переданы. В первом такте цикла сигнал игнорируется, в остальных - анализируется, пока не станет активным. Внешнее оборудование, не способное закончить обмен за 2 такта, продлевает цикл, удерживая CPU в состоянии Time Out.
/NA (Next Addres) - синхронный сигнал для запроса следующего адреса, сообщает CPU, что система готова принять от него новые значения адресов и сигналов управления циклом обмена, даже если завершение текущего цикла шины не подтверждено сигналом /READY.
CLK - внутрипроцессорная частота CPU i386. Она вдвое ниже подводимой к входу CLK CPU от генератора тактовых импульсов. Для каждого периода CLK2 есть две фазы - Ф1 и Ф2, внутренней синхронизации микроопераций в CPU, но они могут быть синхронизированы с задним фронтом RESET. Различаются такты Ts и Tc, составляющие цикл обмена.
/LOCK - выходная шина с Z-состоянием, определяет тип цикла шины с блокировкой. Активизируется установкой /ADS=L в начале цикла шины с конвейеризацией адресов, или в циклах INTA. Применяется в мультипроцессорных системах и сигнализирует о том, что CPU выполняет операцию с несколькими циклами шины, которая не должна прерываться. Сигнал вырабатывается автоматически, при выполнении префикса /LOCK в циклах INTA и при смене страничных таблиц.
HOLD (Bus Hold Request) - запрос захвата шины. Синхронный входной сигнал, устанавливаемый другим CPU, или интеллектуальным УВВ для работы с шиной. Анализируется фронтом CLK2 и, пока HOLD активен, CPU следит за его уровнем, устанавливая в конце цикла обмена ответный сигнал HLDA.
HLDA (Bus Hold Asknowlege) - синхронный выход подтверждения передачи управления шиной другому, активному CPU или УВВ. В ответ на запрос HOLD, CPU переходит в состояние подтверждения захвата. На входе NMI возможно появление только одного запроса, запоминающегося в CPU для обработки его после снятия сигнала HOLD.
INTR (Interrupt - прерывание) - асинхронный вход, инициирующий последовательность прерывания в CPU, аналогичен для любого i80x86 CPU.
NMI (Non Maskable Interrupt) - немаскируемое прерывание, сигнализирует CPU о появлении критической ошибки в ВС, не позволяющей правильно продолжить операцию (например, - ошибка адресов или данных в ОЗУ). Текущая программа прерывается и ситуация обрабатывается специальной программой для принятия решения (перезапрос данных, повторное выполнение операции, или сигнализация о неработоспособности ВС).
PE REQ (Co-processor Request) - запрос прерывания от FPU. Асинхронный вход, указывающий, что FPU нужен обмен с памятью (сам FPU обменом не управляет). CPU отвечает сигналом синхронизации, после чего FPU выполняет циклы обмена между локальной шиной и портами регистров данных FPU.
/BUSY (занят) - асинхронный вход, анализируемый по уровню командой WAIT, автоматически выдаваемой CPU, при обнаружении активного входа /BUSY=L (признак наличия ошибки, особой ситуации, или выполнения FPU очередной операции). На время активизации сигнала /BUSY, CPU выполняет такты ожидания. Если во время среза RESET сигнал /BUSY=L, то CPU выполняет процедуру самодиагностики.
ERROR (ошибка), - асинхронный вход, анализируемый по уровню. Указывает, что при выполнении команды в FPU сформирован незамаскированный в регистре состояния FPU код ошибки. CPU вырабатывает прерывание типа 10h, но чаще - аппаратное прерывание типа 75h по линии IRQ13.
Какие именно байты (A, B, C или D), из четырех возможных, машинного слова будет передаваться по системной шине ISA за один цикл обмена, определяются кодами управляющих сигналов ВЕ3# - BE0#. Коды передачи байтов по системной шине приведены в таблице 1.2.
Возможные типы циклов шины приведены в таблице 1.3. Символ #, стоящий после названия сигнала означает, что активный уровень сигнала - нижний. Сигнал М означает обмен с DRAM, IO - обмен с портом, D - передача данных, С - передача команды, W - запись, R - чтение DRAM или порта соответственно.
Таблица 1.2. Коды передачи байтов по системной шине.
/BЕ3 /ВЕ2 /ВЕ1 /ВЕ0 БАЙТЫ В 32-БИТОВОМ СЛОВЕ ДАННЫХ
Таблица 1.3. Типы циклов шины.
M/IO# D/C# W/R#
Из таблицы типов циклов шины видно, что циклов шины может быть восемь:
1) чтение ОЗУ без блокировки шины (/LOCK=H),
2) чтение ОЗУ с блокировкой шины (/LOCK=L),
3) запись в ОЗУ без блокировки шины (/LOCK=H),
4) запись в ОЗУ с блокировкой шины (/LOCK=L),
5) чтение из УВВ или регистров FPU,
6) запись в УВВ или в регистры FPU,
7) подтверждение прерывания,
8) цикл останова или выключения.
Но основных, обменных циклов, - четыре: чтение ОЗУ, запись в ОЗУ, чтение порта ввода-вывода и запись в порт ввода-вывода. Остальные циклы шины либо варианты основных (с блокировкой или без блокировки), либо служебные, а не обменные.
|
|
 |
